从入门到放弃，芯片的详细制造流程！

今天 ，从入程我们继续往下讲 ，放弃说说芯片（晶粒）的芯片细制制作流程。

这个环节 ，造流是从入程芯片制造过程中最难的部分。我尽量讲得通俗易懂一些，放弃也希望大家能耐心看完。芯片细制

氧化

首先，造流在切割和抛光后的从入程晶圆上 ，我们要先做一层氧化。放弃

氧化的芯片细制目的，免费模板是造流在脆弱的晶圆表面，形成一层保护膜（氧化层）。从入程氧化层可以防止晶圆受到化学杂质 、放弃漏电流和刻蚀等影响。芯片细制

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氧化的工艺，包括热氧化法、等离子体增强化学气相沉积法（PECVD）、电化学阳极氧化等 。

其中
，最常用的是热氧化法 ，即在800~1200°C的亿华云高温下 ，形成一层薄而均匀的二氧化硅层。

根据氧化时所使用的气体 ，氧化也分为干法氧化和湿法氧化。

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干法氧化
，通过输入纯氧 ，使其在晶圆表面流动
，从硅进行反应，形成二氧化硅层。湿法氧化，是同时使用氧气和高溶解度的水蒸气 。

干法氧化的服务器租用速度慢 ，但形成的氧化层很薄，而且致密。湿法氧化的速度快，但保护层相对较厚，且密度较低。

目前，干法氧化是半导体制造中的主流技术。湿法氧化更多用于非关键层或特定厚膜需求场景。

光刻（涂胶、前烘、曝光、高防服务器后烘 、显影）

接下来 ，终于到了最最最重要的环节——光刻。

我们这几年一直耿耿于怀被“卡脖子”的光刻机，就和这个环节有关。

所谓“光刻”，其实简单来说，就是像印刷机一样 ，把芯片电路图给“刻”在晶圆上  。

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光刻可以分为涂胶 、曝光、显影三个主要步骤 。我们逐一来看 。香港云服务器

首先 ，是涂胶。

这个胶，叫做光刻胶 ，有时候也叫光阻，是一种光敏材料。

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光刻胶有两种类型：正胶和负胶。

正胶，被特定的光束照射（曝光）之后，分子结构会发生变化，变得容易溶解。负胶，恰好相反
，模板下载被照射之后 ，会变得难以溶解。大部分情况，用正胶
。

涂胶时，先让晶圆在1000~5000RPM的速度下旋转 。然后，将光刻胶少量倒在晶圆的中心 。光刻胶会因为离心力的作用 ，逐渐扩散到整个晶圆的表面，形成一层1到200微米厚的均匀涂层。

涂胶

值得一提的是，光刻胶也是一个技术含量很高的材料。国内使用的大部分光刻胶都来自日本 
。

涂胶完成后，会对晶圆进行软烤加热
，让光刻胶稍微固化一些 。这个步骤叫“前烘” 。

接着，该光刻机登场了 ，要进行曝光 。

将晶圆放入光刻机，同时，也将掩模放入光刻机。

掩模
，全名叫光刻掩膜版，也叫光阻 ，英文名mask。它是光刻工艺的核心，也是芯片设计阶段的重要输出物。（后续，小枣君会专门介绍芯片设计阶段。）

掩模是一块带有不透明材料（如铬）图案层的玻璃或石英板 。上面的图案
，其实就是芯片的蓝图，也就是集成电路版图。

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掩模

在光刻机中 ，晶圆和掩模都被精准固定 。然后 ，光刻机的特殊光源（汞蒸气灯或准分子激光器）会发出光束（紫外线） ，光束会通过掩模版的镂空部分，以及多层透镜（将光进行汇聚） ，最终投射到晶圆的一小块面积上
。

精细的电路图案 ，就这样“投影”在晶圆上。

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以正性光刻胶为例 ，被照射位置的光刻胶，会变得容易溶解 。未被照射的光刻胶，则毫发无损
。

固定晶圆和掩模的机械位不停地移动 ，光束不停地照射。最终，在整个晶圆上，完成数十个至数百个芯片的电路“绘制” 。

光刻机工作过程

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硅片从光刻机出来后，还要经历一次加热烘焙的过程（120~180℃的环境下，烘焙20分钟），简称后烘。

后烘的目的
，是让光刻胶中的光化学反应充分完成，弥补曝光强度不足的问题
。同时，后烘还能减少光刻胶显影后
，因为驻波效应产生的一圈圈纹路 。

接下来，是显影。

曝光之后 ，将晶圆浸泡在显影溶液中
。显影溶液会去除被照射过的光刻胶（正胶），露出图案。

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然后，对晶圆进行冲洗并干燥，就能够留下一个精确的电路图案了 。

关于光刻机

这里插一段，专门说说这个光刻机。

传统的光刻技术，通常使用深紫外光（DUV）作为光源
，波长大约在193nm（纳米）。光波的波长，限制了光刻工艺中最小可制造的特征尺寸（即分辨率极限）。随着芯片制程的不断演进 ，传统的DUV光刻技术 ，逐渐无法满足要求。

于是，就有了EUV光刻机。

EUV光刻机使用极紫外光（Extreme Ultra-Violet，EUV）作为光源 ，波长仅为13.5nm ，远远小于DUV。这使得EUV光刻能够创建更小的特征尺寸
，满足先进芯片制程（如7nm、5nm、3nm）的制造需求。

EUV光刻对光束的集中度要求极为严格，工艺精度要求也非常变态。例如 ，EUV光刻机用于反射的镜子长度为30cm（厘米），表面起伏不得超过0.3nm（纳米）。相当于修一条从北京到上海的铁轨 ，要求铁轨的起伏不能超过1mm。

极高的技术指标要求，使得EUV光刻机的制造变得非常非常困难。全球范围内能够研发和制造EUV光刻机的企业屈指可数。而居于领先地位的 ，就是大名鼎鼎的荷兰ASML（阿斯麦）公司。

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根据ASML透露的信息，每一台EUV光刻机，拥有10万个零件、4万个螺栓、3千条电线、2公里长软管。EUV光刻机里面的绝大多数零件 ，都是来自各个国家的最先进产品 ，例如美国的光栅、德国的镜头 、瑞典的轴承 、法国的阀件等。

单台EUV光刻机的造价高达1亿美元，重量则为180吨 。每次运输 ，要动用40个货柜
、20辆卡车 ，每次运输需要3架次货机才能运完 
。每次安装调试
 ，也需要至少一年的时间。

ASML的EUV光刻机产量 ，一年最高也只有30部
，而且还不肯卖给我们
。整个芯片产业里面 ，“卡脖子”最严重的
，就是这个EUV光刻机 。

刻蚀

好了 ，继续聊芯片制造流程。

现在，图案虽然是显现出来了，但我们只是去掉了一部分的光刻胶 。我们真正要去掉的 ，是下面的氧化层（未被光刻胶保护的那部分）。

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也就是说，我们还要继续往下“挖洞”。

这时要采用的工艺，就是刻蚀。

刻蚀工艺分为湿法刻蚀和干法刻蚀两种 。

湿法刻蚀，是将晶圆片浸入到含有特定化学剂的液体溶液中
，利用化学反应来溶解掉未被光刻胶保护的半导体结构（氧化膜） 。

干法刻蚀，是使用等离子体或者离子束等来对晶圆片进行轰击，将未被保护的半导体结构去除。

刻蚀工艺中，有两个概念需要关注。一是各向同性（各向异性），二是选择比 。

如上图所示
，湿法刻蚀的时候 ，会朝各个方向进行刻蚀
，这就叫“各向同性”。而干法刻蚀，只朝垂直方向进行刻蚀 ，叫“各向异性” 。显然后者更好。

刻蚀的时候，既刻蚀了氧化层，也刻蚀了光刻胶。在同一刻蚀条件下，光刻胶的刻蚀速率与被刻蚀材料（氧化层）的刻蚀速率之比，就是选择比。显然，我们需要尽可能少刻蚀光刻胶 ，多刻蚀氧化层。

目前，干法刻蚀占据了主导地位 ，是业界的优先选择 。

因为干法刻蚀具有更强的保真性 。而湿法刻蚀的方向难以控制。在类似3nm这样的先进制程中 ，容易导致线宽减小，甚至损坏电路 ，进而降低芯片品质 。

掺杂（离子注入）

好啦 ，“挖洞”的工艺
，介绍完了。

此时的晶圆表面，已经被刻出了各式各样的沟槽和图形 。

接下来 ，我们再来看看掺杂工艺 。

之前介绍芯片基础知识（半导体芯片
，到底是如何工作的？）的时候，小枣君提过，晶体管是芯片的基本组成单元  。而每一个晶体管
，都是基于PN结。如下图（MOSFET晶体管，NPN）所示 ，包括了P阱、N阱、沟道 、栅极，等等。

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前面的光刻和刻蚀，我们只是挖了洞。接下来，我们要基于这些洞 ，构造出P阱 、N阱。

纯硅本身是不导电的，我们需要让不导电的纯硅成为半导体，就必然需要向硅内掺入一些杂质（称为掺杂剂），改变它的电学特性。

例如，向硅材料内掺入磷
 、锑和砷，就可以得到N阱。掺入硼、铝、镓和铟 ，就可以得到P阱。

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N是有自由电子的 。P有很多空穴
，也有少量的自由电子。通过在通道上加一个栅极 ，加一个电压 ，可以吸引P里面的电子，形成一个电子的通道（沟道）。在两个N加电压 ，NPN之间就形成了电流
。

如下图所示：

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图中 ，底下就是P阱衬底。两个洞是N阱。

也就是说，做这个NPN晶体管时，在最开始氧化之前，就已经采用了离子注入 ，先把衬底做了硼元素（含少量磷元素）掺杂，变成了P阱衬底。（为了方便阅读，这个步骤我前面没讲。）

现在，挖洞的部分
，就可以做磷元素掺杂 ，变成N阱。

大家看懂了没 ？掺杂的目的，就是创造PN结
，创造晶体管
。

掺杂 ，包括热扩散（Diffusion）和离子注入（Implant）两种工艺。因为热扩散工艺因其难以实现选择性扩散 ，所以 ，除特定需求之外，目前大部分都是使用离子注入工艺。

离子注入，就是用高能粒子束，将杂质直接射入到硅片中。

离子源基本上都是注入气体（因为方便操作），例如磷烷（PH3）或者三氟化硼（BF3） 。气体通过离化反应室时，被高速电子撞击 ，气体分子的电子被撞飞 ，变成离子状态。

此时的离子成分比较复杂，包括硼离子、氟离子等 。就要通过质谱分析仪
，构建磁场，让离子发生偏转 ，把需要的离子挑出来（不同的离子，偏转角度不一样） ，然后撞到晶圆上，完成离子注入  。

离子注入机的构造 （来源 ：《半导体制造技术导论》）

此时 ，二氧化硅层（氧化层）就变成了离子注入的阻挡层。

离子注入之后，需要将硅表面加热到900℃
，进行退火 。

退火，可以让注入的掺杂离子进一步均匀扩散到硅片中 。同时，也可以修复离子注入对晶圆造成的损伤（离子注入时 ，会破坏硅衬底的晶格）
。

薄膜沉积

前面说了那么多，我们都是在“挖洞”。接下来 
，我们要开始“盖楼”。

我们先看一个成品芯片的架构图（局部示例） ：

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大家会发现 ，这是一个非常复杂的立体结构 。它有很多很多的层级，有点像大楼，也有点像复杂的立体交通网 。

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在这个架构的最底下，就是我们前面辛苦打造的硅衬底 ，也就是基底。

作为芯片大厦的低级，衬底必须有很好的热稳定性和机械性能，还需要起到一定的电学隔离作用  ，防干扰 。

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衬底上，是大量的晶体管主体部分。在衬底的上层，是大量的核心元件，例如晶体管的源极、漏极和沟道等关键部分。

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FinFET晶体管（鳍式晶体管）

晶体管的栅极，主要采用的是“多晶硅层”。因为多晶硅材料具有更好的导电性和稳定性  ，适合控制晶体管的开关态。晶体管的源极、漏极  、栅极的连接金属，通常是钨。

再往上，我们就需要构建大量的道路（电路），把这些晶体管连接起来
，组成复杂的功能电路 。

做这个连接电路
，当然是金属比较合适。所以 ，主要用的是铜等金属材料。我们姑且将这层，叫做金属互连层。

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全都是金属，当然容易短路。所以 ，也需要一些绝缘层（膜），把电路隔离开 。

在芯片的最上面，一般还要加一个钝化层
。钝化层主要发挥保护作用，防止外界（如水汽 、杂质等）的污染
、氧化和机械损伤。

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那么 ，这么多层 ，到底是如何搭建起来的呢 ？

答案就是薄膜沉积。

这一层又一层的架构 ，其实就是一层又一层的薄膜（厚度在次微米到纳米级之间）
。有的是薄金属（导电）膜，有的是介电（绝缘）膜。创造这些膜的工艺，就是沉积。

沉积包括化学气相沉积（CVD）
、物理气相沉积（PVD）和原子层沉积（ALD）。

化学气相沉积 (CVD) 是通过化学反应，生成固态物质，沉积到晶圆上 ，形成薄膜 。它常用来沉积二氧化硅
 、氮化硅等绝缘薄膜（层）。

化学气相沉积示例

化学气相沉积 (CVD) 的种类非常多。等离子体增强化学气相沉积（PECVD，前面说氧化的时候，也提到它），是借助等离子体产生反应气体的一种先进化学气相沉积方法。

这种方法降低了反应温度，因此非常适合对温度敏感的结构。使用等离子体还可以减少沉积次数，往往可以带来更高质量的薄膜 。

物理气相沉积 (PVD) 是一种物理过程。

在真空环境中 ，氩离子被加速撞击靶材，导致靶材原子被溅射出来，并以雪片状沉积在晶圆表面，形成薄膜  ，这就是物理气相沉积 。它常用来沉积金属薄膜（层），实现电气连接。

溅射沉积示例

通过薄膜沉积技术（如PVD溅射、电镀）形成金属层（如铜、铝）的过程，业内也叫做金属化 ，或者金属互连。

金属互连包括铝互联和铜互连。铜的电阻更低 ，可靠性更高（更能抵抗电迁移） ，所以现在是主流选择 。

原子层沉积（ALD） ，是一种可以将物质以单原子膜形式一层一层的镀在基底表面的方法 ，和普通化学沉积有一些相似。

原子层沉积是交替沉积。它先做一次化学沉积 ，然后用惰性气体冲掉剩余气体，再通入第二种气体，与吸附在基体表面的第一种气体发生化学反应 。生成涂层 。如此反复 ，每次反应只沉积一层原子 。

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这种方式的优点是非常精确。它可以通过控制沉积周期的次数
，实现薄膜厚度的精确控制
。

清洗和抛光

在进行光刻、刻蚀 、沉积等工艺的过程中
，需要反反复复地进行清洗和抛光 。

清洗，采用的是高纯度化学溶液，目的是移除其表面残留的杂质和污染物，确保后续工艺的纯净度。

抛光
，是消除晶圆表面的起伏和缺陷
，提高光刻的精度和金属互联的可靠性，从而实现更高密度更小尺寸的集成电路设计和制造 。

上期介绍晶圆制备的时候，我们提到过CMP（化学机械平坦化）
，也就是采用化学腐蚀 、机械研磨相结合的方式
，对晶圆表面进行磨抛，实现表面平坦化。

如果没有CMP过程，这个大厦就是一个“歪楼”  。后续工艺都没办法进行，做出来的芯片也无法保证品质 。

图片来源
：网络

反复循环

前面说了，芯片包括几十甚至上百层。

事实上 ，每一层的搭建，其实就是光刻、蚀刻 、沉积 、清洗、CMP的反复循环
。

如下面的gif动图所示：

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慢动作分解：

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大家都看明白了没？

经过N次的反复循环 ，芯片这栋大楼，终于“封顶”啦。撒花！撒花！

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别高兴得太早！“封顶”之后 ，还有很多“善后”工艺呢 ！

针测（探针测试）

经过前面的工序之后，晶圆上形成了一个个的方形小格，也就是晶粒（Die） 。

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“Die”这个词 ，大家第一次看到可能会比较惊讶，这不是“死”的意思嘛。

但实际上，它和“死”没关系 。这个“Die”，源自德语“Drahtzug”（拉丝工艺） ，或与切割动作“Diced”相关。也有说法称，早期的半导体工程师，会用“Die”形容晶圆上切割出的独立单元
，如同硬币模具。

大厦封顶，第一件事情
，当然是测试。

测试是为了检验半导体芯片的质量是否达到标准 。那些测试不合格的晶粒，不会进入封装步骤
，有助于节省成本和时间。

电子管芯分选（EDS）是一种针对晶圆的测试方法，通常分为五步
，具体如下：

第一步 
，电气参数监控（EPM） 
。

EPM会对芯片的每个器件（包括晶体管、电容器和二极管）进行测试 ，确保其电气参数达标。EPM提供的电气特性数据测试结果，将被用于改善工艺效率和产品性能（并非检测不良产品）。

第二步 ，晶圆老化测试。

将晶圆置于一定的温度和电压下进行测试，可以找出那些可能发生早期缺陷的产品 。

第三步 ，针测（Chip Probing）。

此时的芯片，因为还没有切割和封装 ，其管脚（或称为垫片）是直接暴露在外的。

所以，针测，就是利用精密的探针台和探针卡 ，连接芯片管脚与自动化测试设备（ATE）
。

ATE会施加预定的测试信号，检查芯片是否符合预设的性能标准
，如工作电压、电流消耗 、信号时序以及特定功能的正确执行。针测还可以进行电性测试（检测短路 、断路、漏电等缺陷）
 ，以及温度、速度和运动测试
。

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第四步，修补 。

没错，有些不良芯片是可以修复的，只需替换掉其中存在问题的元件即可 
。

第五步
，点墨。

未能通过测试的晶粒 ，需要加上标记
。过去 ，我们需要用特殊墨水标记有缺陷的芯片，保证它们用肉眼即可识别 。如今 ，由系统根据测试数据值 ，自动进行分拣 。

测试之后，芯片制造的前道工艺，就全部完成啦 。能坚持看到这里的 ，都是真爱啊！

总结一下整个过程，如下图所示
：

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